Le défi : obtenir un alignement précis en lithographie
« Les puces électroniques deviennent de plus en plus complexes et compactes. Pour maximiser l'espace, une nouvelle architecture sépare les réseaux d'alimentation et de signal à travers différentes couches de transistors », explique Ivanie Mendes, cheffe de projet et ingénieure-chercheuse en lithographie au CEA-Leti.
Cette architecture, appelée Backside Power Delivery Network, repose sur le transfert d'une ou plusieurs couches de transistors d'un substrat en silicium à un autre en assemblant les wafers.
« Le défi en lithographie est d'obtenir un alignement précis pour les étapes d'exposition suivantes, avec une précision allant jusqu'à seulement deux nanomètres », ajoute Ivanie Mendes.
Comprendre les causes de la distorsion
Le procédé utilisé pour cette application est le collage direct, c'est-à-dire qu'il se produit spontanément sans adhésifs.
« Même si le processus est spontané, nous l'initions », explique Frank Fournel, expert en collage au CEA-Leti. « Une onde de collage se propage entre les wafers, repoussant l'air au fur et à mesure de son avancée. Mais c'est là que le problème apparaît : l'air crée une résistance, générant une surpression d'environ trois bars. Cela déforme les wafers au passage de l'onde de collage, perturbant l'alignement et rendant difficile le maintien de la précision requise de deux nanomètres. »
Une stratégie complète pour surmonter les problèmes de distorsion
Le CEA-Leti a lancé un programme dédié à l'étude du lien entre la distorsion induite par le collage et l'alignement lithographique.
« Notre équipe a conçu et fabriqué des véhicules de test spécifiques pour analyser ces distorsions », explique Marie-Line Pourteau, ingénieure-chercheuse en lithographie au CEA-Leti. « Nous avons également développé une technique de métrologie innovante en collaboration avec le fabricant de référence ASML. »
Grâce à ces travaux, les ingénieurs-chercheurs du CEA-Leti ont pu cartographier avec précision les distorsions induites par le collage en collectant plus de 18 000 points de mesure par paire de wafers assemblés. Une collaboration avec le fabricant d'équipements EVG a ensuite permis à l'équipe de recherche de minimiser les déformations causées par le processus de collage.
Des avancées majeures reconnues à l'international
L'équipe a identifié des paramètres clés influençant la distorsion, la préparation de surface jouant un rôle crucial.
« En optimisant ces paramètres, nous avons réussi à réduire la distorsion de 85 % », souligne Karine Abadie, cheffe de projet et ingénieure-chercheuse en collage au CEA-Leti.
Cette percée offre des solutions concrètes pour la fabrication des puces microélectroniques de prochaine génération. Les travaux des chercheurs ont été reconnus lors de grandes conférences internationales telles que SPIE Advanced Lithography and Patterning et IITC, où l'ensemble de l'équipe a été récompensé pour le meilleur article scientifique.
Grâce à ces avancées, le CEA-Leti continue de repousser les limites de l'innovation dans le domaine des semi-conducteurs, garantissant que les puces de demain seront plus petites et plus performantes grâce à une précision de fabrication inégalée.